Analog Layout Engineer in Vila Nova de Gaia

Analog Layout Engineer in Vila Nova de Gaia

Vila Nova de Gaia Tempo inteiro 99000 - 121000 € / ano (est.) Híbrido
C

Num relance

  • Tarefas: Desenhar e otimizar layouts analógicos com foco em FinFET.
  • Empresa: Capgemini Engineering, uma empresa inovadora em Porto.
  • Benefícios: Trabalho híbrido, projetos internacionais e oportunidades de crescimento.
  • Outras informações: Ambiente dinâmico com forte ênfase na colaboração.
  • Porquê este emprego: Contribua para a performance e fiabilidade de circuitos eletrónicos de ponta.
  • Qualificações: Experiência em layout analógico e conhecimento em FinFET.

O salário previsto situa-se entre 99000 - 121000 € por ano.

Capgemini Engineering in Porto is seeking an experienced Analog Layout Engineer with strong Fin FET expertise.

You will design and optimize analog layouts, ensure DRC/LVS compliance, and collaborate with circuit designers to enhance performance and reliability.

Key tasks include EM/IR analysis, parasitic mitigation, and implementation of matching techniques.

Flexibility for hybrid work and international projects is offered.

#J-18808-Ljbffr

Empregador para Analog Layout Engineer in Vila Nova de Gaia: Capgemini

A Capgemini é um excelente empregador que valoriza a inovação e a colaboração, oferecendo um ambiente de trabalho híbrido em Lisboa que promove o equilíbrio entre vida profissional e pessoal. Com oportunidades contínuas de crescimento e desenvolvimento profissional, os colaboradores são incentivados a aprimorar suas habilidades em um setor dinâmico, enquanto contribuem para projetos de transformação digital de clientes líderes. A cultura inclusiva e o foco na qualidade garantem que cada membro da equipa se sinta valorizado e motivado a alcançar a excelência.

C

Dados de contacto:

Equipa de recrutamento de Capgemini

Achamos que precisas destas competências para brilhares como Analog Layout Engineer in Vila Nova de Gaia

FinFET Expertise
Design and Optimization of Analog Layouts
DRC/LVS Compliance
Collaboration with Circuit Designers
EM/IR Analysis
Parasitic Mitigation
Implementation of Matching Techniques